看到有邀請我回答《如何評價 9 月 3 日正式釋出的 11 代酷睿 Tiger Lake -U 處理器？》問題時，才意識到欠了知乎專欄好幾篇文章了，慢慢搬過來吧。

對於處理器應用層面的東西，說實話，作為一個公司電腦還是四代Haswell，家裡的主力機還是七代kabylake的我來講，除了給大佬們點贊，雙擊666，說不出太多不一樣的東西。

於是就尬聊下這個10nm的超級fin吧，把臺積電也帶上。

近期，英特爾在2020年架構日上公佈了不少的新進展，比如Willow Cove， Tiger Lake CPU架構和Xe圖形架構以及全新的電晶體技術，先進封裝方案等等。。

首先實錘了一件事，英特爾自己承認了外界調侃的14nm++++的存在，若不是迫於市場形勢，還會一直“+”下去。

其實英特爾也不想啊，但是10nm從效能和良率上看都沒達到預期是不爭的事實，儘管他們的技術細節確實很強。臺積電前陣公佈他們5nm的Finfet電晶體技術時，裡邊提到了COAG， 提升Fin高度的技術（見臺積電5nm Scaling boosters 技術：smart hyper scaling features），而這些都是英特爾2017年釋出的第一代10nm Finfet就已經用到的技術。

10FF——10SFF ， Super Finfet

這篇文章重點談談他們的全新電晶體技術，也就是將用於新一代處理器“Tiger Lake”中的10nm SuperFin ， 從公開的技術資訊看，它是10nm FF的升級版，在10nm FF的基礎上，以材料的改進為主，進一步提高了效能的表現，整套10SFF庫目前看似乎已經趨近於當前技術的閾值了，7nm真的必須應該來了。（之前宣佈六個月的推遲，市場已經震動。）

10nm FinFet

先回顧下2017年的釋出（這次英特爾也貼出來了）：2017年，也就是英特爾給14nm弄出第三個+的那一年，曾公佈過10nm的Finfet電晶體技術，主要有三個重點（其實在很多業內分析師看來，英特爾10nm量產難產的主要原因都在裡邊了）：

1。 四重曝光技術的引入（SAQP）

某司7nm製程剖面圖（區域性）

MG

： Metal Gate，金屬柵。

M0是金屬後道工藝的第一層金屬，通常稱為

關鍵金屬層

（有的也指第一層和第二層金屬：M0和M1），因為要透過接觸孔（Contact）與柵極（MG）或有源區（OD）進行連線，前道工藝和後道工藝的介面，是工藝廠製程水平的重要考點之一。

每個製程的最小金屬特徵尺寸：

最小金屬中心距

（MMP，Minimum Metal Pitch）就是指的這個層次。臺積電和英特爾這層都叫M0，而三星叫M1。

英特爾的金屬M0和M1使用了四重曝光，通常來說，

四重曝光的整合難度極高，會直接影響到製造的良率

，所以一般只對最關鍵的Fin做這一步，而英特爾不僅僅是fin這樣做，連關鍵金屬層M0以及更高一層的M1它也這樣做。

相應的臺積電的M0和三星的M1，在他們的10nm加強版裡使用的是雙重曝光，在7nm EUV裡則直接用的EUV光刻機做的，直到第四層金屬才開始使用的四重曝光技術，相比英特爾的複雜工藝而言，製程整合的難度低了不少。

英特爾利用DUV光刻機+四重曝光在10nm製程獲得了與臺積電，三星使用了EUV光刻機的7nm 同樣的最小金屬中心距！

（此處應該有掌聲。）

比如英特爾公佈的其10nm製程中M0的最小中心距為36nm；

臺積電的7nm及6nm M0，以及三星的7nm，5nm的M1，都是使用的EUV光刻機一次曝光，它們的最小中心距才分別是36nm以及40nm 。（三星和臺積電資料我特意在他們最新的設計手冊裡確認過，英特爾的設計手冊手裡沒有，就根據他們公佈的資料。）

事實證明，英特爾確實是有點炫（kou）技（men），然而。。

英特爾的良率也因此受到了極大的影響，為什麼會這樣呢？是基於對技術的自發熱愛和無限追求嗎？

話外音：還不是因為EUV光刻機不夠唄。

我特意找了個2018年有媒體統計的ASML EUV光刻機的分配情況：

英特爾在10nm上丟這麼大臉，都賴ASML。（手動狗頭 ）

雙重曝光（SADP)和四重曝光(SAQP)：

SADP VS SAQP

四重曝光可以讓金屬的中心距從雙重曝光的40nm提升到20nm，但工序的複雜程度也相應增加了至少一倍。工序自身以及整合複雜度也是影響良率高低的重要因素。

不過技倒是炫了，就苦了良率了，據說是60%不到，如果是臺積電的產能這良率也可以接受，可以透過大規模量產或利用自己在先進製程上的壟斷地位提價讓客戶買單來彌補掉良率的損失（只要產能能跟上）。

畢竟英特爾全球的12英寸邏輯產能總共也就20萬片/月，其中14nm不足10萬片，10nm計劃產能只有3萬片。而臺積電最先進的位於臺南的晶圓14廠月產能是31萬片/月，其中7nm近期已經提到了將近14萬片/月。

但對於英特爾這樣自負盈虧的IDM而言就很難接受了，對IDM來說，良率就是生命線：更改工序，8寸晶圓廠擴為12寸晶圓廠，製程升級，這都是直接影響良率的事情，推進起來是極其困難的。

特別是為產品線升級先進製程，那都是要讓新制程的良率達到90%甚至更高以後，才會透過減少上一代製程的產能來替換。對於英特爾而言，10nm良率如果還沒起來，就減了14nm的產，其帶來的惡果可能比先進工藝遲遲得不到突破還慘，何況自己還擁有著桌面及伺服器端CPU市佔超過85%的壟斷優勢，還能浪幾年。（但今年AMD那挺香的表現確實讓英特爾有點急了。）

換成臺積電，一個新廠早就下去了，因為人家客戶是排著隊的，如果是最先進工藝，甚至是排著隊和你分攤新制程的風險。

從持續性來看，一家fabless公司如果不行了，還有另外一家fabless過來把這產能補上；手機應用處理器，礦機晶片不行了，還有GPU，機器學習，AI處理器補上。。。而IDM則什麼都得靠自己，這也是Fabless+Foundy代工廠做新制程的優勢之一。

2。 Fin 技術

再說下Finfet裡的Fin ，雖然各家的Fin都會採用四重曝光技術（SAQP）製造，但Intel的10nm的Fin有個比較厲害的地方，那就是Fin的間距和寬度可以根據應用調整外，還可以調節Fin的高度（±幾十nm範圍內變動），以適應不同的應用需求。

比如高效能應用時，在fin數量和間距，寬度不變（即在不增加邏輯單元面積）的情況下，可以透過增加高度（Fin Height）下獲得更強的過電流能力。而這一技術，臺積電也是5nm時才會用到。

這就是家裡有晶圓廠的好處了，英特爾的產品高效能是最高綱領，他們低功耗技術的真實目的是在功耗不增加的情況下，讓效能提升； 不像晶圓代工廠，需要在高效能和低功耗這對冤家裡找平衡點。

3。 鈷（Cobalt）金屬在連線上的使用

以臺積電的命名為例，接觸孔又分為兩種：VG負責柵極（MG+MP，MP可以理解為MG與VG之間的打孔墊層）與M0的連線；VD負責有源區（OD+MD）與金屬M0的連線。

過孔（VIA，金屬與金屬的連線，如圖中的V0）。

無論是接觸孔還是過孔，都是負責不同平面層的垂直方向的電連線，其上的電阻會影響過電流能力，從而影響到晶片的效能或者功耗，一般都是要求電阻越小越好。在實際設計中，通孔的寄生電阻過大也是一個比較讓設計者頭疼的問題。

常規的通孔都是銅鎢合金製成，由於銅原子很容易移動，電遷移率很高；而鎢雖然電遷移率低，但電阻率很高；使用二者的合金來製作也是為了讓二者的優勢互補。

為了防止銅金屬的擴散及電遷移，側壁需要放置墊層（Liner）和障壁層（Barrier），類似模具一樣，金屬則澱積在其中，但隨著製程的縮小，“模具”的厚度（至少10nm）卻不變，那麼會使得其中澱積的金屬會越來越窄，從而導致更高的電阻。而縮至10nm時，就幾乎沒有金屬的位置了。

之前為了解決這個問題，美國應用材料推出了鈷金屬工藝，鈷金屬的晶界散射較銅小，電遷移率低，其障壁層不用做太厚，可以縮至4nm左右，加上鈷本身的電阻率雖然比銅高但是比鎢低很多，使得金屬通孔在同樣尺寸小可以獲得更小的電阻，或在保持同樣電阻的情況下讓通孔可以做得更小，這無論是對於提高電路的效能，減小晶片的面積和功耗還是對於提升設計時自動佈線的效率都是有極大助益的。

英特爾，臺積電，三星在通孔這個環節都使用了鈷金屬， 但出於保險起見並沒有讓鈷全部取代銅，採用了混用的模式，但是這次英特爾直接在底層金屬M0，M1上只使用了鈷（底層金屬多用於短程連線），這使得他們家的底層金屬在保持窄線距的同時可以得到比銅線更低的電遷移率，也就是獲得更好的電流能力及可靠性之間的平衡。（當然用做長線連線的高層金屬依然是銅，畢竟電阻率低，走寬線基本可以無視電遷移率的影響。）

但同樣的，之前的訊息提到這個技術細節也是卡住英特爾10nm量產的一個重要原因。

4。 COAG：Contact-over-active-gate）

這是一條英特爾弄出來的很經典的尺寸壓縮技術，也就是將器件源漏端的接觸孔直接開到器件中心，可以讓露頭的部分的面積節約掉。這項技術是英特爾22nm Finfet的SAC（self-Aligned-Contact）技術的演進版。 而臺積電直到5nm才會使用到COAG。

這項技術可以使得標準邏輯單元的面積得到大幅壓縮。

查了下臺積電6nm手冊， MP與有源區OD的需要有間距，確實沒使用COAG技術，三星的5nm也有了COAG。 （MP為Contact，接觸孔）

英特爾在10nm上比三星和臺積電都多了COAG技術，這是其電晶體密度在10nm比臺積電和三星的7nm EUV還略高的原因。

10nm SFF：10nm Finfet升級版

1。外延層（epitaxial）

工藝製造時會在晶圓上會澱積一層高質量的薄多晶矽外延，用以製作MOS管的源極（source）和漏極（Drain），透過改進外延層使其電阻率降低。

2。 更薄的通孔障壁層（Novel Thin Barrier）

英特爾這次進一步減小了鈷通孔障壁層的厚度，使得通孔內金屬含量更高，從而進一步減少了通孔的電阻，達30%，但沒找到更多的技術細節，感覺結構上也有所改良。

3。 MIM（金屬）電容

由於在金屬之間使用了更高k值的絕緣材料，使得電容密度進一步提高，有利於同樣面積獲得更大的電容值。

臺積電與英特爾的未來會怎樣？

儘管在技術細節上英特爾確實比臺積電高明不少，但是臺積電的強大也是顯而易見，晶片製造歸根結底依然是商業行為，能將技術與規模量產相結合的廠商才是真正的贏家，如熊彼特所說，只有商業落地的技術才叫技術創新。

英特爾要將部分產品線拿出去尋求外包，我覺得這並不意外，其實英特爾的軟體部分早就在外包，未來放一部分硬體出去，似乎也不是什麼丟人的事情，太過於固守成規，才是真傻。

對於未來，我是一直希望他們在保持良性競爭基礎上，增加更多的合作，他們是地球上最強的兩位先進工藝開路先鋒，未來人類突破奈米極限，我覺得希望還是在他們這裡。

目前的業界有這麼種趨勢，那就是IDM廠在向fab-lite這種形式靠攏，所謂Fab-lite也就是有自己的晶圓廠，但只用以製造自己的核心產品；同時也不排斥外包，一部分會分散自己核心產品產能及研發精力，同時外包成本也沒高到哪裡去的產品則選擇外包生產，甚至是連設計也交出去，全流程都交鑰，做個純甲方。比如老牌的IDM廠TI，NXP，ST，日本的索尼，東芝，瑞薩等等已經這樣做了很多年，從最早將自己封裝廠全部砍掉，到後來逐漸賣掉自己的晶圓廠，最後只剩一個Fabless（無晶圓廠的設計公司）活得不也挺好。。

另一方面，有些龍頭Fabless也在尋求自己的晶圓廠，但並不是自己去親力親為拉團隊白手起家，而多是以控股投資的方式進行，與成熟的製造廠或封裝廠去合作新工藝的研發，出錢出技術，以佔據未來產能的傾斜，這樣可以獲得較好的風險與回報的平衡，尤其是目前新制程投片成本奇高，連臺積電英特爾三星都紛紛開始佈局先進晶圓級封裝的今天，Fabless與製造與封裝之間的聯結比以往顯得更加的緊密了。