［1］ R。 Shirota， “3D-NAND Flash memory and technology，” in Advances in Non-Volatile Memory and Storage Technology， Second Edi。， Elsevier Ltd。， 2019， pp。 283–319。 （關注公眾號獲取PDF檔案）

這篇文獻為一本書的一章，這本書出版於2019年，比較新，看這篇文獻的主要目的是瞭解一下幾個大廠3D NAND結構上的差別，比如，Charge Trap vs Floating Gate。

V-NAND（Samsung）

hole region

poly-Si vertical channel

stacked insulators（ONO）

central insulator（SiO2）

BL（Cu）

BL plug（W）

space

gate layer（W）

insulator layer（SiO2）

insulator（SiO2），

n+layer

gate cut space

space

The insulator layer （3） is made from the stack of three insulator coats whose middle layer is made of Si-nitride and which can store the charge delivered by program/erase operation。

Insulator Layer為三層結構，推測為ONO（SiO2/SiNx/SiO2）結構，具體可參考下面的文章。

For the block erase， high voltage is applied to p-Si with all WLs in the selected block grounded， which is the same as in the 2D-NAND erase operation。 Electron emission or hole injection from channel to Si-nitride layer then occurs， which in turn reduces the Vt of all cells in a selected block。

In the case of the BiCS cell proposed by Toshiba ［2］， the vertical channel is directly connected to SL。 Thus， to apply high voltage to the vertical channel， bias is applied to SL with SSL potential lower than SL。 Then，

hole generation

by GIDL （gate-induced drain leakage） will happen at the edge of the SL adjacent to SSL， and， consequently， holes will be injected into the vertical channel。 This is one of the big differences between V-NAND and the previous BiCS Flash technologies。

V-NAND（Samsung）和BiCS（Toshiba/WD）均採用Charge Trap構建3D NAND，二者之間的差別可參考文獻

［1］

［2］

［3］

。

BiCS（Toshiba/WD）

Left： Samusng V-NAND 24L； Right： Toshiba BiCS 64L

It seems that SL‘s top layer is made by tungsten， which is the same as in the case of V-NAND。 However， the inner layer is made by some poly-Si–like material， which is different from V-NAND。

Source Line Materials： V-NAND， W； BiCS， W+Poly

Floating Gate 3D NAND（Micron/Intel）

Cell Structure of FG 3D NAND

CUA： CMOS Under Array

Five principles of undesired electron injection in the channel of the inhibit string are listed：

（a） the electron/ hole pair generation in the channel

（b） band-to-band tunneling

（c） electron injection from S/D

（d） trap-assisted tunneling

（e） junction leakage avalanche multiplication。

However， the

temperature dependence

about the increase of the electron hole pair generation at high temperatures is not known。（感覺這句話暗示了FG 3D NAND特性溫度敏感）

總結

這篇文獻引用的幾個專利均比較陳舊，24L V-NAND為第一代。關於代際之間的差別也很模糊的一筆帶過，比如第一代V-NAND沒有gate cut，但不知道從哪一代開始有gate cut。同樣用Charge Trap來儲存電荷的V-NAND和BiCS之間的差別也只提到一個source line材料（W vs W+Ply），而charge trap layer組成，結構的差別完全沒有提。同時，文中存在很多拼寫錯誤，hole可以寫成hope，某些圖片的文字描述與圖片對應不上（比如序號），非常影響閱讀。這種文獻不適合細讀或深讀，同時不建議對3D NAND Process沒有很深理解的人閱讀這種文獻，就算要看也要抱著懷疑的態度來看。

參考

^

［1］ R。 Micheloni， L。 Crippa， C。 Zambelli， and P。 Olivo， “Architectural and Integration Options for 3D NAND Flash Memories，” Computers， vol。 6， no。 3， p。 27， 2017。

https：//www。mdpi。com/2073-431X/6/3/27

^

［1］ L。 Shijun and Z。 Xuecheng， “Analysis of 3D NAND technologies and comparison between charge-trap-based and floating-gate-based flash devices，” J。 China Univ。 Posts Telecommun。， vol。 24， no。 3， pp。 75–96， 2017。

https：//www。sciencedirect。com/science/article/abs/pii/S1005888517602140

^

［1］ P。 Nowakowski， M。 Ray， P。 Fischione， and J。 Sagar， “Top-down delayering by low energy， broad-beam， argon ion milling — A solution for microelectronic device process control and failure analyses，” pp。 95–101， 2017。

https：//ieeexplore。ieee。org/document/7969206