可靠性系列文章將主要介紹可靠性相關的概念及失效機理。

01 MOS（Metal-Oxide-Semiconductor）

可靠性系列-Gate Oxide Degradation

MOSFET（以下簡稱MOS管）是積體電路晶片的基本組成單元之一，由金屬（M）-氧化物（O）-半導體（S）組成。如今Gate材料多用多晶矽（Poly-Si）材料了，為了進一步降低中間氧化層的厚度也用上了HfO2等High-K材料，不過大家還是習慣稱其為MOS管。一個典型的MOS管有三個端子，即柵極（Gate）、源極（Source）和漏極（Drain）。MOSFET的操作原理並不複雜，簡單來說就是一個開關。對於NMOS來說，Gate加電壓，Source→Drain就導通（箭頭方向是電子的流動方向）。Gate接地，Source→Drain就關斷。當然Gate-to-Source/Drain-to-Source的偏壓條件不同，MOSFET的狀態也會隨之改變，限於篇幅就不再贅述了。

02 MOS Capacitor

MOS結構（Poly-Si/Oxide/Si-Sub）可以當做一個電容（Cap）來處理。

可靠性系列-Gate Oxide Degradation

從MOS管被髮明出來的那一天開始，科學家和工程師們就一直在研究如何縮小MOS管的尺寸、改善其效能以及Oxide層的退化機理（Degradation Mechanisms）。退化的過程即效能隨時間推移而逐漸下降的過程，客觀上決定了MOS管或者說一顆晶片可以用多久。也可以這麼說，Oxide層的表現決定了MOSFET的效能（電容充放電的速度）與可靠程度（退化快慢）。

03 Gate Oxide Degradation

與Oxide Degradation有關的機理如下面所列但不限於此：

TAT， Trap Assisted Tunneling

AHI， Anode Hole Injection

SILC， Stress Induced Leakage Current

SBD， Soft Breakdown

HBD， Hard Breakdown

TDDB， Time Dependent Dielectric Breakdown

DBIE， Dielectric Breakdown Induced Epitaxy

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Oxide Charges and Traps

事物總是不完美的，由熱氧化法生長的這層非晶SiO2裡有一定的缺陷密度，而這些缺陷又可以作為電荷陷阱捕獲電荷或空穴。正常情況下當施加於氧化層上的電場強度（

EOX

）接近5MV/cm時，會發生福勒-諾德海姆隧穿（Fowler-Nordheim Tunneling），即開始有隧穿電流流過氧化層；當

EOX

接近10MV/cm時，大量的電子獲得足夠的能量穿過勢壘，隧穿電流比5MV/cm時高出近10個數量級，即下圖①的情況。電荷陷阱（trap）的存在造成了SiO2提早漏電，圖②和③。TAT（trap assisted tunneling）被認為是導致低電壓漏電（SILC）的主要機制，電子在電荷陷阱（trap）的幫助下可以很容易的穿過絕緣層（SiO2）到達柵極，反之亦然。

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① FN Tunneling， 較高電壓才開始發生

② 1TAT，即1個trap幫助電子躍遷，較低的電壓即可以發生

③ 2TAT，即2個trap幫助電子躍遷，非常非常低的電壓即可以發生

剛剛完成了FN Tunneling的電子具有較高的能量，是“熱”載流子（hot carrier）的一種。這些多餘的能量可以透過產生一個空穴（hole）來釋放，而幾乎獲得全部能量的空穴在正電壓的作用下會往回穿越SiO2，這一過程就是所謂的Anode Hole Injection。 電子或空穴穿過氧化層時有一定機率會破壞原本就脆弱的化學鍵，這些由於破壞形成的懸掛鍵作為新的電荷陷阱可以捕捉更多的電子或空穴。Si/SiO2介面處的氫原子在電場的作用下也會發生遷移併產生懸掛鍵。

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電子或空穴穿過SiO2時有一定機率會被trap捕獲，如下圖所示。trap與trap之間也可能相連形成電勢更低的cluster，更易吸引電子或空穴。雖然並未全部接觸，但是當cluster與trap逐漸排成一排時可能會發生軟擊穿（Soft Breakdown），即在一定電壓下導通，去掉電壓後可恢復；隨著加電時間進一步延長或繼續增加電壓，trap就會全部連在一起並形成導電通路，即發生硬擊穿（Hard Breakdown）。 以上所述Fresh→SILC→SBD→HBD的過程，即介電層（Oxide）經時擊穿（TDDB）的全過程。

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④ Anode Hole Injection

⑤ Soft Breakdown，可恢復

⑥ Hard Breakdown，不可恢復

這種硬擊穿往往與氧化層生長過程中的原始缺陷有關。如下圖所示，這些導致氧化層變形（distortion）的缺陷、顆粒物或工藝偏差，均可用氧化層區域性變薄進行描述。在外加電壓不變的情況下，有效厚度的減小相當於施加在氧化層上的電場強度增加，即增加了被擊穿的風險與機率。

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發生擊穿時區域性的熱量甚至可以使Si Substrate發生外延，即Dielectric Breakdown Induced Epitaxy（DBIE），這也是介電層擊穿的典型特徵之一。

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對IC晶片而言，介電層（Oxide）擊穿往往是致命的。同樣的，印刷電路板（PCB）、基板（PCB Substrate）與陶瓷電容（MLCC）也存在著介電層擊穿的問題，儘管他們的介電層與MOS管的Oxide相比要厚的多（μm vs nm）。

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